研究背景

CMOS技术的缩放越来越具有挑战性。二维(2D)过渡金属硫族化合物(TMDs)具有原子级厚度和相对不受表面散射干扰的载流子迁移率，可以提供一个答案。据预测，单层TMDs可以维持晶体管缩放超过硅沟道，并且可以达到甚至超过IEEE国际器件和系统路线图(IRDS)中设定的目标。在过去的十年中，TMD材料生长和场效应晶体管(FET)器件取得了很大的进展，MoS₂沟道的高电流密度(I_on)达到1.23 mA μm^-1，低接触电阻(R_C)达到42 Ωμm，等效氧化物厚度(EOT)达到0.5 nm。然而，由于缺乏在接触区和延伸区提供高载流子浓度的掺杂方法，高性能器件的充分演示受到了阻碍。受限于接触栅控产生的静电感应电荷，2D材料晶体管要么驱动电流低，要么寄生电容高，这限制了交流性能。将直流(DC)晶体管级性能转移到电路级并构建高频集成电路(ICs)的关键步骤缺失。此外，迄今为止开发的TMD基ICs的工作频率(f₀)仅高达13 MHz左右，比硅CMOS和碳纳米管FET低几个数量级。为了推进TMD基ICs，需要解决两个关键问题。首先，需要在大量器件中开发和验证低可变性制造工艺。对于超大规模集成电路，减少I_on、阈值电压(V_th)、亚阈值摆幅(SS)和跨导(g_m)等参数的变化非常重要，特别是在缩放器件尺寸时。其次，为了提高速度和功率，需要在I_on和寄生电容之间进行优化。必要的优化过程被称为设计-技术协同优化(DTCO)，它已被证明在实现器件性能和缩放晶体管技术节点中功耗之间的平衡方面发挥了有价值的作用。    

成果介绍

有鉴于此，近日，南京大学王欣然教授和邱浩副教授（共同通讯作者）团队报道了通过设计-工艺协同优化（DTCO），开发2D半导体集成电路-五级环形振荡器，可以在千兆赫兹(高达2.65 GHz)范围内工作。该电路基于具有气隙结构的单层MoS₂ FET，可实现无掺杂欧姆接触和低寄生电容。计算机辅助设计技术模拟也表明，气隙结构有望被扩展到1 nm技术节点，并可能达到IEEE 2031年器件和系统国际路线图中设定的目标。文章以“Two-dimensional semiconductor integrated circuits operating at gigahertz frequencies”为题发表在顶级期刊Nature Electronics上。

图文导读    

图1. 具有气隙结构的MoS₂ FET。（a）器件结构的示意图。（b）制备的MoS₂ FET的横截面透射电子显微镜和能量色散光谱图像。（c）典型MoS₂ FET(L_g=95 nm，L_ov=10 nm)在V_ds=50 mV和1 V时的I_d-V_gs特性。（d）相同器件的I_d-V_ds特性。（e）同一器件在V_ds=1 V时的g_m-V_gs和I_d-V_gs特性。（f）先前报道的2D材料基FET的g_m与SS的比较。

图1a显示了MoS₂ FET结构的示意图，该结构采用栅极优先技术，使用化学气相沉积合成的单晶单层MoS₂薄膜作为沟道，半金属Sb(01-12)作为接触，在高电阻Si衬底上制造。图1b显示了具有120 nm栅极长度(L_g)，100 nm沟道长度(L_ch)，30 nm Sb/30 nm Au接触层和7 nm HfO₂栅极介电介质(对应~2 nm EOT)的器件的横截面TEM图像和EDS成像。该器件的一个显著特征是栅极和源极/漏极之间的气隙，在栅极边缘附近的接触处(L_ov≈10 nm)，MoS₂的栅控部分最小(图1b)。气隙是由于转移的MoS₂和局部栅极不共形而产生的，并且在连续制造过程和电学测量期间保持稳定。图1c和d分别绘制了L_g=95 nm时典型FET的I_d-V_gs和I_d-V_ds特性，显示气隙设计没有对其产生不利影响。该器件具有优异的开/关比~10⁸，SS为~71.4 mV dec^-1，漏极诱导的势垒降低可忽略不计。漏极电流在V_ds=0.7 V时显示出明显的饱和，在V_ds=1.0 V时达到0.75 mA μm^-1。Sb(01-12)欧姆接触允许最小的L_ov而不牺牲导通状态性能。由于良好的导通状态性能和较小的EOT，峰值g_m达到~0.31 mS μm^-1(图1e)。图1f对文献中的TMD基FET的g_m与SS进行了基准测试。本文的器件，尽管具有单层沟道和单栅极，但位于具有最高g_m值的首选左上角。双扫描I_d-V_gs曲线的迟滞可以忽略不计，其幅度在高频时预计会进一步减小，因此不会影响RO性能。    

图2. 气隙MoS₂器件的TCAD仿真。（a）气隙器件的模拟结构(L_ch=100 nm，L_ov=10 nm)。（b）V_ds=50 mV和1 V时实验和模拟的I_d-V_gs曲线对比。（c）L_ch=100 nm的气隙器件中I_on与C_ggV_dd/I_on的模拟L_ov依赖关系。（d）导通状态(V_gs=3.10 V，V_ds=5 mV)和关断状态(V_gs=-0.67 V，V_ds=5 mV)的电场(E)等高线图。（e）MoS₂沟道在导通状态和关断状态下的电子密度。    

本文使用Sentaurus Device进行了详细的TCAD模拟，以获得更多关于气隙结构的见解(图2a)。模拟曲线与实验I_d-V_gs曲线(L_ch=75 nm)拟合良好(图2b)。导通和关闭状态下的电场和相应的自由载流子密度分布分别如图2d和e所示。在导通状态下，由于其低介电常数，电场在气隙区大大衰减。因此，与MoS₂和栅极共形(没有气隙)的结构相比，栅极和大部分接触电极之间的耦合(寄生电容的主要贡献者)减少了34%。此外，模拟表明，通过使用Sb(01-12)，不需要在接触区域静电掺杂MoS₂。由图2e可知，气隙区悬浮MoS₂的导通状态电子密度为~7.7×10¹² cm^-2，与栅控接触区(~3.7×10¹³ cm^-2)相当。在关闭状态下，虽然沟道区域完全耗尽，但悬浮MoS₂区域的自由载流子密度没有显著降低(~5.4×10¹² cm^-2)。这种效应归因于Sb(01-12)接触向MoS₂的电荷转移增强，这是能带杂化的结果，有效地将MoS₂的导带拉低了~0.4 eV。这导致在没有栅极电场的情况下，在界面处也会出现简并掺杂和载流子积累。由于无掺杂的欧姆接触，在不影响载流子注入和器件驱动能力的情况下，可以将L_ov减小到~10 nm。在晶体管层面，实现高频操作需要最小化寄生电容和接触电阻。本文的气隙结构有效地降低了栅极-接触耦合并延长了有效L_cont，这对于晶体管的缩放至关重要。这是因为栅极到接触和外边缘电容可以超过固有器件电容，而L_ov贡献了很大一部分栅极到接触电容，以换取接触掺杂。本文的模拟预测表明，气隙结构可以在没有I_on退化的情况下将L_ov维持到1 nm，支持栅极延迟(C_ggV_dd/I_on)连续缩放到低于10 ps的范围(图2c)。

图3. D/E模式MoS₂ FET和反相器。（a）D/E模式MoS₂ FET的示意图。（b）V_ds=0.1 V时~245个D模式和E模式MoS₂ FET的I_d-V_gs特性。（c）D模式和E模式FET的V_th统计分布。（d）V_dd=3 V时MoS₂反相器的实测电压传输曲线。

由于直接耦合的晶体管逻辑技术在速度和功耗之间表现出良好的平衡，因此采用了直接耦合的晶体管逻辑技术来制造MoS₂集成电路。它需要分别具有负和正V_th值的D/E模式FET。由于在制造过程中很少有无意掺杂，因此制造的FET处于E模式(图1c)。为了获得D模式FET，本文通过原子层沉积(ALD)在MoS₂上沉积亚化学计量AlO_x作为n掺杂层(图3a)。V_th值可以通过调节三甲基铝浸泡循环次数来连续调节。图3b和c绘制了每种模式下240多个器件(L_ch=100 nm)的I_d-V_gs特性和V_th分布，表明封装工艺具有良好的可控性和均匀性。通过15次三甲基铝浸泡，平均V_th值从0.34 V移至-3.45 V。D模式FET和E模式FET的V_th值可以用标准差(σ)分别为310和150 mV的高斯分布来拟合。D模式FET中σ值的增加是由于掺杂的不均匀性造成的，可以通过进一步的工艺优化来改善。考虑到σ与EOT呈线性缩放关系，且与沟道面积成反比，本文比较了Sσ(V_th)=σ(V_th)(W_gL_g)^1/2SEOT/EOT，其中W_g为栅极宽度，SEOT是缩放的EOT，设置为0.9 nm。得到的Sσ(V_th)=1.4×10^-7 Vμm是目前报道的最低值之一。作为基本逻辑IC单元，反相器由E模式FET作为驱动器和D模式FET构成，栅极和源端连接为负载(图3d)。D和E模式FET的尺寸分别为W_g=1 μm和L_g=120 nm。最大电压增益(A_V=-dV_out/dV_in)和开关阈值(V_M，定义为V_out=V_in的点)是反相器的主要性能指标。对于由级联反相器组成的集成电路的稳健运行，如五级反相器，所有反相器的A_V必须大于1.24。为了使噪声容限(NM)最大化，V_M的位置最好在V_dd/2。在本文的例子中，E模式V_th是固定的，D模式V_th决定了上述参数，从而决定了RO的性能。因此，本文优化了D模式V_th，以便在f₀和振幅之间进行良好的权衡。图3d为优化后的反相器电压传输曲线，A_V=9.2，V_M=1.26 V，N_M=0.65 V。    

图4. MoS₂ RO的性能。（a）批量制造的MoS₂ RO阵列的光学图像。（b&c）MoS₂ RO和MoS₂ FET结构的伪色扫描电镜图像。（d）40个MoS₂ ROs在V_dd=3.1 V时的功率谱。（e）用高斯分布拟合的f₀统计结果。（f）V_dd=3.1 V时四个典型ROs的输出波形信号。（g）不同纳米材料制备的ROs的单级延迟与L_g的比较。

本文制作了五级ROs来证明MoS₂ FET在高性能计算中的潜力(图4a)。ROs由5个反相器级联成一个环构成，输出通过缓冲器读取(图4b)。每个FET都被制作成相同的尺寸(L_ch=100 nm，图4c)，来自同一芯片的40个ROs使用频谱分析仪进行测量(图4d)。在V_dd=3.1 V条件下，所有ROs均成功振荡，f₀范围为1.58~2.65 GHz，平均f₀=2.1 GHz(图4e)。观察到的正V_dd依赖于f₀归因于较大V_dd时晶体管的导通状态电阻减小，与前面的结果一致。特别是，2.65 GHz比以前报道的TMD基ICs的振荡频率高203倍(图4g)，对应的单级延迟为37.7 ps。几个ROs的时间输出波形如图4f所示，可以清楚地显示出在千兆赫兹频率下的振荡。高f₀值主要归因于器件(气隙结构)和电路(优化的D-E掺杂)两个层面的系统优化，TCAD仿真证实了这一点。接下来，本文用几种新兴技术对RO性能进行基准测试，包括碳纳米管和氧化物(图4)。除了TMD基ROs外，本文的结果也优于文献中所有氧化物基ROs。这对于2D材料来说是非常令人鼓舞的，因为原子级厚度比氧化物提供了更多的缩放潜力，氧化物通常至少有几纳米厚。

图5. 在缩放节点上使用不同的MoS₂器件结构进行基准测试。（a-d）不同的器件设计。（e）在V_dd=0.6 V时，这些器件的模拟I_on值、Cgg值和栅极延迟的比较。    

最后，本文将气隙结构与其他几种结构进行了基准测试：即经典的金属氧化物半导体场效应晶体管(MOSFET)，局部和全背栅器件，在缩放节点上使用TCAD模拟(图5)。本文在V_dd=0.6 V下，以41 nm的CPP模拟了1 nm节点上的所有器件结构。本文的模型直接遵循先前在L_ch低至10 nm的超缩放MoS₂器件上的工作，并考虑了SS退化等短沟道效应。气隙和全/局部背栅器件与带间隔层的经典MOSFET相比具有优势。与后者不同，它们不需要掺杂来降低非栅控扩展中的电阻，这消除了2D材料的一个明显技术障碍。这些设计表现出优越的I_on和实用的器件也可能受益于减少的掺杂散射并表现出更少的变化。另一方面，经典MOSFET的C_gg明显较低，这补偿了较差的I_on值，并导致比全背栅器件更小的本征栅极延迟(C_ggV_dd/I_on)。相比之下，本文的气隙器件(与局部背栅器件相比)提供了最低的栅极延迟，与全背栅和经典MOSFET相比分别减少了67%和29%。

总结与展望

本文的工作强调了DTCO在提高2D半导体电路级性能方面的关键作用。通过设计具有无掺杂欧姆接触和低寄生电容的气隙晶体管结构，MoS₂ ROs的工作频率比基于传统背栅结构的系统提高了两个数量级。本文的方法为器件/电路设计创造了机会，可以在许多权衡中优化性能，功率和面积。虽然这项工作主要集中在器件层面，但DTCO可以在块和电路层面发挥更大的作用，例如在布局规划和互连路由中。为了使2D晶体管成为一种实用技术，很可能需要放弃许多基于经验主义的传统智慧，代之以系统的DTCO。

文献信息

Two-dimensional semiconductor integrated circuits operating at gigahertz frequencies

（Nat. Electron., 2023, DOI:10.1038/s41928-023-01052-5）