研究背景

铁电场效应晶体管(Fe-FET)是一种三端电路元件，可作为非易失性存储元件，用于开发内存计算应用。与其他新兴存储器相比，Fe-FET具有更好的耐久性和更短的读/写时间，并且可以提供非破坏性的数据读出。尺寸缩放可以增加嵌入式内存密度和读写速度，并将写入电压降低到片上逻辑兼容的水平。从技术的角度来看，铁电层必须从目前最先进的5-10 nm缩小到小于3 nm，以适应先进技术节点的紧密间距。然而，由于退极化场的不完全屏蔽，现有铁电体的面外铁电偶极子往往在几纳米尺度上被抑制。最近对铁电氧化物的研究表明，铁电性可以保留在亚3 nm的HfO₂和ZrO₂中，导致超缩放非易失性存储器令人鼓舞的器件指标。2D范德华(vdW)铁电体也被认为是这种应用的有前途材料，因为在两个边缘堆叠的氮化硼(BN)单层之间的vdW界面上发现了滑移铁电性。当vdW材料的反演对称性被破坏时，通过vdW界面的净电荷转移可以产生面外极化。这种性质已经在菱形堆叠(3R)的过渡金属硫族化合物(TMDs)和两性聚合物中得到了实验证明。然而，对滑移铁电性的研究依赖于基于扫描探针技术和局部测量，并且基于滑移铁电性的Fe-FET器件性能仍然不清楚。    

成果介绍

有鉴于此，近日，台湾师范大学Yann-Wen Lan，Tilo H. Yang和阳明交通大学Chun-Liang Lin（共同通讯作者）等证明了极性可切换的外延菱形堆叠(3R) MoS₂可以用作铁电存储器晶体管的铁电沟道。研究发现，在3R MoS₂薄膜中可以自发发生剪切变换，在高度位错和不稳定的非铁电基质中产生具有稳定铁电畴的异质结。这种无扩散相变过程产生可移动的螺旋位错，使3R MoS₂能够通过电场进行集体极性控制。极化电场测量显示剪切变换3R MoS₂的开关场为0.036 V nm^-1。本文的滑移铁电晶体管是非易失性存储单元，厚度仅为两个原子层，在施加电压为10 V时平均存储窗口为7 V，保留时间大于10⁴ ，耐久时间大于10⁴个周期。文章以“Ferroelectric transistors based on shear-transformation-mediated rhombohedral-stacked molybdenum disulfide”为题发表在顶级期刊Nature Electronics上。

图文导读    

图1. 具有可切换电极化的外延3R双层MoS₂。（a）沿3R堆叠双层MoS₂ armchair方向的铁电开关通路。（b）从不稳定的AA堆叠相自发演化到稳定的AB或BA堆叠相。（c）在SiO₂/Si衬底上CVD生长的3R MoS₂同质外延图案的光学显微照片。（d&e）通过对MoS₂(10-10)衍射点进行滤波得到的倾斜暗场TEM图像显示，层状AB和BA结构畴在占据大部分双层纳米带的AA基体的边缘或内部成核。（f）扫描TEM-环形暗场(STEM-ADF)图像显示了一个代表性的AB-AA畴边界。（g）顶部为倾斜亮场TEM图像，底部为暗场TEM图像，显示由AB和BA交替结构畴组成的薄双层纳米带。

本文采用CVD技术在SiO₂/Si衬底上合成了具有理想微观结构(即可移动畴边界)的3R MoS₂薄膜。使用TEM(图1d-g)和光谱分析进行材料表征。本文们的3R MoS₂形成平行分布的双层纳米带(图1c)，这归因于在扩散-限制聚集机制下进行的晶格对称性定向生长。双层纳米带具有异质片层三相微观结构，其中片层AB和BA结构畴嵌入在AA基体中(图1d和e)。由于AA相能量不稳定，在普通的3R MoS₂合成中很少观察到AA相(图1a)。在缺钼条件下，通过低温回火得到了以AA为主的基体。统计分析表明，在优化条件下，3R MoS₂薄片的产率可高度调节，达到90%左右，表明通过CVD配方获得了稳定且可重复的生长结果。回火的AA纳米带具有异质畴边界和子畴结构。AB片和BA片大多形成于AA基体的凹角处(图1d)，也有部分片成对出现在AA基体中(图1e)。这些稳定的片层是AA基体中的肖克利型层错。畴边界为1-2 nm宽，并构成部分螺旋位错，其Burgers向量b平行于＜01-10＞(zigzag)方向(图1f)。本文制备的3R MoS₂与普通外延3R MoS₂不同，在外延3R MoS₂中抑制了畴边界的形成。由于初始结构构成不稳定的AA层(非铁电堆叠构型)，其自发分解为铁电AB或BA畴，这是由总堆叠能降低驱动的(图1a)。因此，3R MoS₂形成畴边界的可能性大大增加。值得注意的是，外延3R MoS₂上的剪切变换可以诱导类似于在轻微扭转3R-TMD双层中观察到的位错类型和Burgers矢量，尽管这种层间扭转仅在畴边界附近观察到，因为分离的畴仍然没有晶格错位(图1f)。根据类似的滑移机制，组成肖克利部分可以作为移动的畴边界。观察到的一些薄双层纳米带只具有交替的AB和BA结构畴，而完全牺牲了早期形成的AA结构畴(图1 g)。这有力地表明畴演变与畴边界传播有关。    

图2. PFM测量，vdW 3R MoS₂电容器和ST-3R双层MoS₂的铁电性质。（a）压电响应信号的相位θ和幅值A随样品偏置的变化，分别表现为典型的铁电迟滞和蝶形环。（b&c）多极化前后ST-3R MoS₂的PFM图像、压电响应相位θ和压电响应信号Acosθ。（d）SiO₂/Si衬底上Bi/hBN/3R MoS₂/石墨烯电容器件的示意图。（e）ST-3R MoS₂电容器的极化-电场回路。（f&g）2P_r和2E_c的电场依赖性。    

为了研究剪切变换的(ST)3R MoS₂薄片的铁电行为，在场外模式下进行了压电力显微镜(PFM)测量。利用场外压响应迟滞回线来研究铁电性质，特别是消除静电的影响。在图2a中，观察到PFM振幅和相位随恒压偏置的蝶形和迟滞回线表明了铁电材料中存在的特征极化开关。在ST-3R MoS₂薄片中存在铁电性，并且在偏置针尖接触时局部点开关的能力被PFM迟滞回线证实。然而，值得注意的是，畴边界将主导整个3R MoS₂薄膜的集体极性控制。为了可视化ST诱导的位错对垂直于界面的电场的机电响应，以及ST-3R MoS₂薄片中相关的畴演变，获取了极化前后的PFM相位和信号图像，如图2b和c所示。在极化之前，观察到相反极化层状畴的异质结。在极化区域内，在相反偏置扫描期间发生了畴翻转。在外加电场的作用下，与极化区域相邻的区域也表现出了畴边界的重新分布。当样品偏置为-3.4 V时(第一次极化)，随后的PFM图像显示蓝色区域(向下极化)增加，而红色区域(向上极化)减少。在+3.6 V连续扫描后(第二次极化)，红畴以牺牲蓝畴为代价扩展。因此，可以通过施加正或负电场来实现ST诱导的位错运动。

为了直接确认ST-3R MoS₂中的可切换电极化，本文采用基于扫描探针的方法和极化-电场(P-E)测量方法研究了极化状态(图2d-g)。虽然前者允许从纳米尺度区域获得铁电开关特征，但它与现有的畴边界无关，因为在局部强电场下可能发生层间滑移。相反，P-E表征提供了整个器件的器件级集体电响应。由于MoS₂是半导体而不是绝缘体，因此进行铁电性的标准电学表征是具有挑战性的。为了克服这个问题，本文使用10 nm厚的多层hBN制造了具有金属-绝缘体-半导体-金属(MISM)结构的vdW异质结电容器来抑制过量漏电(图2 d)。图2e显示了ST-3R MoS₂电容器的P-E回路，其中E_MoS2是穿过ST-3R MoS₂层的有效电场。为了清楚起见，在0.027 V nm^-1、0.190 V nm^-1和0.217 V nm^-1三个电场值下给出了迟滞回线。从0.190 V nm^-1到0.217 V nm^-1，E_MoS2的迟滞回线大小基本保持不变，表明迟滞几乎饱和。剩余极化(P_r)随最大电场(E_MoS2,max)的分析表明，在E_MoS2,max=0.109 V nm^-1时，P_r呈阶梯状增加(图2f)。这表明，施加在MoS₂双层上的最小场可以触发畴壁的移动，其中矫顽力场(E_c)为~0.036 V nm^-1(图2g)。与典型的薄膜铁电材料(约0.1-1 V nm^-1)和扭转3R WSe₂双层材料(0.3 V nm^-1)相比，E_c强度较低。密度泛函理论(DFT)计算表明，由于滑移机制的影响，滑移铁电体的开关场较小。在扭转3R双层结构中，结构畴边界呈波纹状，其中位错在固定的AA堆叠点处湮灭，作为结构畴边界的钉扎位点。因此，在畴转变过程中，需要额外的能量来补偿位错弯曲。然而，在ST-3R MoS₂中，部分位错是平行排列的，没有结构钉扎点来约束畴边界的移动。这使得测量的矫顽力场较低，正如理论预测的层间滑移。同时，从技术角度来看，由于各MISM层的电压分布不同，MISM电容器结构中产生的整体矫顽力场优于金属-铁电-金属电容器结构。    

图3. 3R MoS₂滑移铁电FET的器件特性。（a）3R MoS₂铁电FET的示意图，以及ST-3R和普通3R MoS₂作为沟道的FET的光学显微照片。（b&c）ST-3R MoS₂ FET和普通3R MoS₂ FET在V_D=1 V时的转移特性，显示了迟滞和无迟滞行为的鲜明对比。（d）阈值电压的V_GS范围依赖性以及ST-3R和普通3R FET的存储窗口。（e）在N₂气氛下，测量了V_DS=1 V时ST-3R浮栅MoS₂ FET在10⁴ s周期内编程和擦除电流的保留。（f）在+10 V和-10 V的1 μs栅极脉冲交替10⁴次后，ST-3R MoS₂ FET在V_D=1 V和V_GS=-3.9 V时编程和擦除电流的持续时间。

内存计算器件正在追求数据处理和存储功能的结合。为此，本文评估了ST-3R MoS₂存储晶体管的性能，该晶体管具有背栅结构，30 nm厚的SiO₂和10 nm厚的hBN层，形成双层介电层，ST-3R MoS₂作为铁电半导体沟道(图3a)。hBN电介质用于防止氧化物有关的陷阱影响，这些陷阱会干扰器件特性。图3b显示了代表性ST-3R MoS₂ FET的转移特性，实现了6个数量级的开/关电流比。阈值电压(V_th)在相反扫描中的相对移动在I_DS-V_GS曲线中产生逆时针的迟滞回线。当V_GS扫描范围≤2 V时，没有观察到明显的迟滞行为。表明在这种条件下，ST-3R MoS₂沟道中的铁电极化不能被切换。当V_GS范围≥3 V时，出现逆时针迟滞回线，表明ST-3R MoS₂沟道开始畴切换所需的最小V_GS为2-3 V。获得存储窗口的最小V_GS(对应于由hBN-SiO₂栅极堆叠定义的0.05-0.075 V nm^-1电场)接近能引起可观P-E回路的外加电场值(图2f)。随着V_GS范围增大，迟滞回线增大以获得更大的存储窗口(VMW)，该窗口具有两个非易失性电阻状态，分别为剩余向下极化和向上极化引起的编程和擦除状态。ST-3R MoS₂沟道的个别极化状态也反映在相反V_GS扫描方向的输出(I_DS-V_DS)曲线上。当ST-3R MoS₂ FET中的极性开关导致明显的逆时针迟滞回线时，CVD生长的3R MoS₂的单个3R畴上没有畴边界的对照器件显示出明显的无迟滞现象(图3c)。   

ST-3R MoS₂沟道的自发极化应转变为MoS₂/hBN界面上极化电荷的积累，从而使积累的电荷在开关过程中重新分布。为了说明这一点，本文分析了两种FET的V_th随V_GS范围增加的依赖性(图3d)。利用ST-3R FET明显的V_th位移(~4.3 V)，计算出ST-3R MoS₂沟道中自发极化P_o的最大值为0.177 μC cm^-2。考虑到3R MoS₂的P_s原则上为0.56 μC cm^-2，随着V_GS增大，存储窗口应该更大。相比之下，单畴3R MoS₂ FET的V_th演变与ST-3R FET的前向扫描相似，表明单畴3R MoS₂沟道具有自发、不可切换的向上极化。另一方面，ST-3R MoS₂ FET在V_GS=0 V附近的I_DS-V_GS迟滞显示了非易失性存储器操作的电荷存储能力。图3d还显示了ST-3R MoS₂ FET的VMW演变。随着V_GS范围增加，VMW变大，这意味着更多的3R畴响应于栅极场而翻转。    

除了在ST-3R MoS₂ FET中成功实现铁电极化开关外，必须对非易失性存储器应用的器件可靠性进行评估。图3e显示了ST-3R MoS₂ FET的保留特性，该FET被编程并以±10 V的V_GS擦除1s，并通过浮栅和V_DS=-1 V读取。4个数量级的非易失性编程和擦除状态在最多10⁴ s的周期内测量。预估的保留性能表明，个别状态应该能够维持数年的时间尺度。这证明了ST-3R MoS₂ FET在室温下的长期数据保留是可行的，部分原因是高质量的vdW界面。主要原因是ST-3R MoS₂中平行分布的直畴边界。由于直接位错结构，ST诱导的畴边界能够在一段时间内保持静止而不是返回，如弯曲位错。因此，即使栅极场被移除，ST-3R MoS₂ FET的存储状态也可以保持。然而，由于电荷俘获造成的保留损失仍然可能发生，进一步改进封装或钝化技术是必要的。图3f显示了使用1 μs极化脉冲在编程和擦除状态之间切换多达10⁴个周期的器件耐久性。具有两个数量级差异的两个单独电阻状态是稳定的和可重复的，没有明显的退化。这表明畴边界的移动和相关的畴演变是可逆的，没有结构缺陷或器件边缘引起的拖曳效应。高速操作是通过微秒级的编程和擦除时间实现的，这些时间受全局背栅结构的限制。理论工作已经预测，通过范德华滑移的2D位移变换是一个非常快的过程，在亚纳秒的时间尺度内。

总结与展望

本文报道了基于3R MoS₂薄膜中极性开关的铁电半导体晶体管。观察到的剪切变化克服了在普通3RMoS₂生长中产生移动畴边界的挑战。肖克利畴边界的存在是实现可切换电极化的关键。虽然先前的滑移铁电研究已经探索了基于莫尔铁电性的畴开关，但本文的ST-3R MoS₂展示了外延薄膜开关概念。使用双层ST-3R MoS₂作为超薄体FeS-FET沟道(1.3 nm)也应该比使用扭转TMD或WSe₂双层的方法带来更少的工程化和制造复杂性。本文的系统符合即将到来的CMOS技术中对亚3 nm节点的要求，其中需要原子尺度的沟道厚度来最小化短沟道效应并实现低关断状态漏电流，从而确保对超大规模集成和数据存储应用的良好栅极控制。本文的工作强调了2D滑移铁电沟道的潜力，可以将持续存储晶体管缩小到5 nm甚至低于3 nm的技术节点。加上最近在MoS₂晶体管方面的突破——包括通过半金属铋实现的超低接触电阻，通过高功函数接触金属实现的p型行为，以及与超高κ电介质的集成——ST介导的滑移铁电性有望为具有逻辑和存储功能的全MoS₂电子器件提供一条新途径。

文献信息    

Ferroelectric transistors based on shear-transformation-mediated rhombohedral-stacked molybdenum disulfide

（Nat. Electron., 2023, DOI:10.1038/s41928-023-01073-0）